Thực tập sinh Xác minh Thiết kế

Công việc dự kiến:

• Các dự án có thể thay đổi tùy thuộc vào chu kỳ sản phẩm và sở thích cá nhân của sinh viên.

• Đọc, hiểu thông số kỹ thuật (Spec), tạo kế hoạch kiểm thử (test plan) và kế hoạch bao phủ (coverage plan).

• Nghiên cứu các định nghĩa nhóm bao phủ (coverage group definition) và testcase hiện có; viết các testcase mới, điều kiện hóa các testcase ngẫu nhiên để tăng cường độ bao phủ.

• Chạy mô phỏng, hiểu hoạt động thiết kế của khối và gỡ lỗi (debug).

• Cải thiện và hoàn thiện (closure) độ bao phủ.

• Đóng góp vào việc cải tiến chiến lược xác minh thiết kế (DV strategy), luồng làm việc (flow) và các tập lệnh (scripts).

Yêu cầu ứng viên :

• Đang theo học chương trình Cử nhân / Thạc sĩ ngành Kỹ thuật Điện, Kỹ thuật Máy tính hoặc Kỹ thuật Điện & Máy tính.

• Quen thuộc với Verilog và SystemVerilog; có hiểu biết về UVM là một điểm cộng.

• Có kinh nghiệm với các ngôn ngữ kịch bản (ví dụ: Python hoặc Perl) và làm việc trên môi trường Linux là một lợi thế.

• Tiếng Anh tốt.